ASIC Design and Synthesis: RTL Design Using Verilog - Vaibbhav Taraate - Grāmatas - Springer Verlag, Singapore - 9789813346444 - 2022. gada 8. janvāris
Ja vāks un nosaukums nesakrīt, pareizs ir nosaukums

Vaibbhav Taraate
ASIC Design and Synthesis: RTL Design Using Verilog 2021 edition

Saņemt e-pastu, kad prece būs pieejama
Do you have a profile? Pierakstīties
Saņemiet paziņojumus par jauniem Vaibbhav Taraate izdevumiem

Mūsu klienti saka:

14 dienu atgriešanas politika saskaņā ar Eiropas patērētāju tiesību aizsardzības likumu
Top vieta Trustpilot
Pievienot savam iMusic vēlmju sarakstam

Not rated yet

This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.

330 pages, 184 Illustrations, color; 127 Illustrations, black and white; XXI, 330 p. 311 illus., 184

Mediji Grāmatas     Paperback Book   (Grāmata ar mīksto vāku un līmēto muguru)
Izlaists 2022. gada 8. janvāris
ISBN13 9789813346444
Izdevēji Springer Verlag, Singapore
Lapas 330
Izmēri 150 × 220 × 10 mm   ·   494 g

Vairāk no Vaibbhav Taraate

Rādīt visu

Vairāk no tā paša izdevēja

Skatīt visus Vaibbhav Taraate ( piem., Paperback Book un Hardcover Book )