Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Grāmatas - Springer Verlag, Singapore - 9789811513169 - 2021. gada 30. janvāris
Ja vāks un nosaukums nesakrīt, pareizs ir nosaukums

Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

Saņemt e-pastu, kad prece būs pieejama
Do you have a profile? Pierakstīties
Saņemiet paziņojumus par jauniem Vaibbhav Taraate izdevumiem

Mūsu klienti saka:

14 dienu atgriešanas politika saskaņā ar Eiropas patērētāju tiesību aizsardzības likumu
Top vieta Trustpilot
Pievienot savam iMusic vēlmju sarakstam

Not rated yet

This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Mediji Grāmatas     Paperback Book   (Grāmata ar mīksto vāku un līmēto muguru)
Izlaists 2021. gada 30. janvāris
ISBN13 9789811513169
Izdevēji Springer Verlag, Singapore
Lapas 251
Izmēri 150 × 220 × 10 mm   ·   500 g

Vairāk no Vaibbhav Taraate

Rādīt visu

Vairāk no tā paša izdevēja

Skatīt visus Vaibbhav Taraate ( piem., Paperback Book un Hardcover Book )