ASIC Design and Synthesis: RTL Design Using Verilog - Vaibbhav Taraate - Grāmatas - Springer Verlag, Singapore - 9789813346413 - 2021. gada 7. janvāris
Ja vāks un nosaukums nesakrīt, pareizs ir nosaukums

Vaibbhav Taraate
ASIC Design and Synthesis: RTL Design Using Verilog 2021 edition

Cena
€ 197,49

Pasūtīts no attālās noliktavas

Paredzamā piegāde . gada 10. - 18. sept.
Saņemiet paziņojumus par jauniem Vaibbhav Taraate izdevumiem

Mūsu klienti saka:

14 dienu atgriešanas politika saskaņā ar Eiropas patērētāju tiesību aizsardzības likumu
Top vieta Trustpilot
Pievienot savam iMusic vēlmju sarakstam

Not rated yet

Pieejams arī kā:

This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.

330 pages, 184 Illustrations, color; 127 Illustrations, black and white; XXI, 330 p. 311 illus., 184

Mediji Grāmatas     Hardcover Book   (Grāmata ar cieto muguriņu un vāku)
Izlaists 2021. gada 7. janvāris
ISBN13 9789813346413
Izdevēji Springer Verlag, Singapore
Lapas 330
Izmēri 150 × 220 × 20 mm   ·   671 g

Vairāk no Vaibbhav Taraate

Rādīt visu

Vairāk no tā paša izdevēja

Skatīt visus Vaibbhav Taraate ( piem., Paperback Book un Hardcover Book )